การออกแบบหน่วยประมวลผลสัญญาณดิจิทัลขนาด 16 บิตที่ประกอบด้วยตัวกรองเอฟไออาร์ที่ปรับความยาวได้

รวิวร มะหะสิทธิ์, 2522-

Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/1433

Full metadata record

DC Field	Value	Language
dc.contributor.advisor	วันเฉลิม โปรา	-
dc.contributor.author	รวิวร มะหะสิทธิ์, 2522-	-
dc.contributor.other	จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์	-
dc.date.accessioned	2006-08-04T02:07:26Z	-
dc.date.available	2006-08-04T02:07:26Z	-
dc.date.issued	2546	-
dc.identifier.isbn	9741736215	-
dc.identifier.uri	http://cuir.car.chula.ac.th/handle/123456789/1433	-
dc.description	วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2546	en
dc.description.abstract	วิทยานิพนธ์นี้นำเสนอการออกแบบหน่วยประมวลผลสัญญาณดิจิทัลแบบทศนิยมคงที่ 16 บิต ที่มีตัวกรองเอฟไออาร์ภายใน และอุปกรณ์บริวารอื่นๆ เช่น ตัวตั้งเวลา วงจรเชื่อมต่ออุปกรณ์มาตรฐาน I2S ดีเอ็มเอ และพอร์ตอินพุต-เอาต์พุต โครงสร้างของหน่วยประมวลผลสัญญาณดิจิทัลมีโครงสร้างแบบไปป์ไลน์ 5 ขั้นตอน และมีลักษณะของชุดคำสั่งแบบริสค์ ตัวกรองเอฟไออาร์ที่ออกแบบสามารถทำงานได้สองลักษณะ โดยสามารถทำงานขนานอย่างอิสระจากการทำงานของหน่วยประมวลผล หรือทำงานเป็นหน่วยคูณและสะสมที่เรียกใช้โดยตรงได้จากหน่วยประมวลผลกลาง เมื่อหน่วยประมวลผล กลางทำงานร่วมกับตัวกรองจะสามารถคำนวณตัวกรองเอฟไออาร์แบบปรับตัวแบบกำลังสองน้อยที่สุดได้ภายใน 1.5N+26 วงรอบคำสั่ง เมื่อ N เป็นความยาวของตัวกรอง หน่วยประมวลผลที่ออกแบบถูกนำมาจำลองการทำงานและสร้างตัวต้นแบบบนเอฟพีจีเอ แล้วจึงนำมาสร้างลายวงจรรวมบนเทคโนโลยีซีมอส 0.35 ไมครอน ผลการทดสอบคุณสมบัติของลายวงจรรวมก่อนนำไปเจือสาร ลายวงจรรวมใช้พื้นที่ประมาณ 5.23 ตารางมิลลิเมตร สามารถทำงานได้ที่ความถี่สูงสุด 120 MHz และกินกำลังไฟประมาณ 5.7 mW/MHz ที่แรงดันไฟเลี้ยง 3.3 โวลต์	en
dc.description.abstractalternative	This thesis presents a design which consists of a 16-b fixed point digital signal processor with a built-in FIR filter and some peripheral devices such as timer, I[superscript 2]S interfacing circuit, DMA and I/O ports. The 5-stages pipelined architecture together with RISC based instruction set are employed. The filter can either operate in parallel with the processor or can be configured as a multiply and accumulate unit controlled by the processor. With the LMS adaptive FIR benchmark, the processor can finish the computation in 1.5N+26 cycles. All parts were simulated and implemented on FPGA. The chip is laid out using a 0.35-mm CMOS technology. The approximated chip area is about 5.23 mm[superscript 2] and its operation frequency is up to 120 MHz. The power consumption is estimated to be 5.7 mW/MHz at 3.3 V.	en
dc.format.extent	2400066 bytes	-
dc.format.mimetype	application/pdf	-
dc.language.iso	th	en
dc.publisher	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.rights	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.subject	การประมวลสัญญาณดิจิตอล	en
dc.title	การออกแบบหน่วยประมวลผลสัญญาณดิจิทัลขนาด 16 บิตที่ประกอบด้วยตัวกรองเอฟไออาร์ที่ปรับความยาวได้	en
dc.title.alternative	A design of a 16-bit digital processor with a variable length FIR filter	en
dc.type	Thesis	en
dc.degree.name	วิศวกรรมศาสตรมหาบัณฑิต	en
dc.degree.level	ปริญญาโท	en
dc.degree.discipline	วิศวกรรมไฟฟ้า	en
dc.degree.grantor	จุฬาลงกรณ์มหาวิทยาลัย	en
Appears in Collections:	Eng - Theses

Files in This Item:

File	Description	Size	Format
Ravivon.pdf		2.35 MB	Adobe PDF	View/Open

Show simple item record