Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/31443
Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | อาทิตย์ ทองทักษ์ | - |
| dc.contributor.author | ธนสิน บุญนาม | - |
| dc.contributor.other | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ | - |
| dc.date.accessioned | 2013-05-27T14:51:07Z | - |
| dc.date.available | 2013-05-27T14:51:07Z | - |
| dc.date.issued | 2551 | - |
| dc.identifier.uri | http://cuir.car.chula.ac.th/handle/123456789/31443 | - |
| dc.description | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2551 | en |
| dc.description.abstract | วงจรตรรกะไตรภาคชนิดบีถูกนำเสนอเป็นทางเลือกหนึ่งสำหรับการออกแบบวงจรอสมวาร ซึ่งสามารถลดการใช้รหัสที่ไม่เกิดความหมายและลดสายเชื่อมต่อภายในได้สองเท่าเมื่อเทียบกับวงจรรางคู่ ในขณะที่จำนวนทรานซิสเตอร์ใกล้เคียงกัน ที่ผ่านมามีการนำเสนอวงจรตรรกะไตรภาคชนิดบีในระดับตรรกะเท่านั้น ยังไม่มีการนำเสนอรูปแบบของความหน่วงภายในวงจร ซึ่งเป็นเครื่องชี้วัดประสิทธิภาพของระบบ นอกจากนี้ วงจรตรรกะไตรภาคชนิดบียังมีปัญหาทางโครงสร้าง และต้องใช้ทรานซิสเตอร์ที่มีลักษณะพิเศษ กล่าวคือ ใช้พีมอสที่มีความต่างศักย์เริ่มเปลี่ยนเป็นค่าบวกและเอ็นมอสที่มีความต่างศักย์ขีดเริ่มเปลี่ยนเป็นค่าลบ ทำให้เกิดความซับซ้อนในการออกแบบ งานวิจัยนี้นำเสนอวงจรตรรกะไตรภาคชนิดซี ซึ่งมีลักษณะการทำงานใกล้เคียงกับวงจรตรรกะไตรภาคชนิดบี แต่มีข้อดีคือสามารถทำงานได้โดยไม่จำเป็นต้องใช้ทรานซิสเตอร์ที่มีลักษณะดังกล่าว นอกจากนี้ยังนำเสนอการใช้วิธีการของความพยายามเชิงตรรกะสร้างแบบจำลองความหน่วงของวงจร และช่วยปรับขนาดทรานซิสเตอร์เพื่อให้วงจรมีความหน่วงน้อยที่สุด จากการทดสอบพบว่าความหน่วงจากการประมาณมีค่ามากกว่าความหน่วงจากการจำลองการทำงานประมาณ 30 เปอร์เซ็นต์ และการปรับขนาดทรานซิสเตอร์ให้เหมาะสมกับโหลด สามารถช่วยลดความหน่วงในวงจรตรรกะไตรภาคชนิดซีได้ ในตอนท้ายได้ทดสอบการทำงานของเกตเชิงประกอบแบบตรรกะไตรภาคชนิดซี เปรียบเทียบกับวงจรรางคู่พบว่า วงจรตรรกะไตรภาคชนิดซีทำงานช้ากว่าประมาณ 12 เปอร์เซ็นต์ อย่างไรก็ดีระบบอสมวารแบบตรรกะไตรภาคชนิดซีมีความซับซ้อนน้อย เพราะมีโครงสร้างใกล้เคียงกับเกตแบบตรรกะฐานสอง ในขณะที่ระบบอสมวารแบบตรรกะรางคู่ใช้เกตสายสัญญาณจำนวนมากทำให้วงจรซับซ้อนมากกว่า ในงานวิจัยนี้ออกแบบและทดสอบด้วยเทคโนโลยีซีมอสขนาด 0.35μm ทรานซิสเตอร์ทุกตัวมีความยาวแชนแนล 0.35μm และใช้สัญญาณทดสอบที่มีช่วงเวลาขาขึ้นและช่วงเวลาขาลง 100ps | en |
| dc.description.abstractalternative | B-ternary logic was introduced in designing asynchronous circuit. It has the advantages having of no unused codeword and interconnects reduction by half, which reduces the area cost, compared to the dual-rail logic with equivalent number of transistors. Since it was introduced, the delay estimation, which indicates the circuit performance, has not been proposed. Moreover, the use of special characteristic transistors is required, positive threshold voltage for PMOS transistor and negative threshold voltage for NMOS one, thus increases the circuit and fabrication process complexity. This research proposes the asynchronous C-ternary logic circuit, which operates correctly without these special transistors. The logic operations are similar to B-ternary one, therefore, these circuits can be interchanged. We also introduce the circuit delay estimation using logical effort scheme, which is the delay optimization method. Using the method of the logical effort, the delay of the circuit is greater than the simulation by about 30 percent and the gate sizing for matching the load, makes the circuit operate faster. Finally, the asynchronous system with C-ternary compound gate is constructed and its delay compared with dual-rail logic asynchronous system. The simulation result shows that the C-ternary compound gate is slower by approximately 12 percent. Due to fewer number of logic gates and interconnections, however, the C-ternary logic asynchronous system has less design complexity than the dual-rail logic one. All designs in this research is based on CMOS 0.35μm technology, each transistor has a length of 0.35μm and the simulation signals have rise and fall time of 100ps. | en |
| dc.format.extent | 1351735 bytes | - |
| dc.format.mimetype | application/pdf | - |
| dc.language.iso | th | es |
| dc.publisher | จุฬาลงกรณ์มหาวิทยาลัย | en |
| dc.relation.uri | http://doi.org/10.14457/CU.the.2008.750 | - |
| dc.rights | จุฬาลงกรณ์มหาวิทยาลัย | en |
| dc.subject | วงจรอะซิงโครนัส -- การออกแบบ | en |
| dc.title | การออกแบบวงจรและแบบจำลองความหน่วงของวงจรตรรกะไตรภาคแบบอสมวารโดยใช้ความพยายามเชิงตรรกะ | en |
| dc.title.alternative | A circuit design and delay model of asynchronous ternary logic circuits using logical effort | en |
| dc.type | Thesis | es |
| dc.degree.name | วิศวกรรมศาสตรมหาบัณฑิต | es |
| dc.degree.level | ปริญญาโท | es |
| dc.degree.discipline | วิศวกรรมคอมพิวเตอร์ | es |
| dc.degree.grantor | จุฬาลงกรณ์มหาวิทยาลัย | en |
| dc.email.advisor | arthit@cp.eng.chula.ac.th, Arthit.T@Chula.ac.th | - |
| dc.identifier.DOI | 10.14457/CU.the.2008.750 | - |
| Appears in Collections: | Eng - Theses | |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Thanasin_bu.pdf | 1.32 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.