การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ

วิฑูรย์ จันทรเศรษฐเลิศ, 2519-

Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/1183

Full metadata record

DC Field	Value	Language
dc.contributor.advisor	อาทิตย์ ทองทักษ์	-
dc.contributor.author	วิฑูรย์ จันทรเศรษฐเลิศ, 2519-	-
dc.contributor.other	จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์	-
dc.date.accessioned	2006-07-28T11:58:09Z	-
dc.date.available	2006-07-28T11:58:09Z	-
dc.date.issued	2544	-
dc.identifier.isbn	9740308236	-
dc.identifier.uri	http://cuir.car.chula.ac.th/handle/123456789/1183	-
dc.description	วิทยานิพนธ์ (วท.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544	en
dc.description.abstract	การทวนสอบวงจรเป็นกระบวนการที่ใช้ตรวจสอบความถูกต้องตรงกันระหว่างคุณลักษณะของวงจรที่ได้ออกแบบไว้กับวงจรที่ได้จากการสังเคราะห์ วิทยานิพนธ์ฉบับนี้นำเสนอการออกแบบ และพัฒนาขั้นตอนวิธีการทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยพีชคณิตเชิงกระบวนการ ขั้นตอนวิธีการทวนสอบวงจรอสมวารที่นำเสนอในงานวิจัยฉบับนี้เป็นการทวนสอบอย่างมีแบบแผนแบบตรวจสอบแบบจำลองโดยใช้เครื่องจักรสถานะจำกัด ซึ่งทั้งในส่วนของคุณลักษณะของวงจรที่ได้ออกแบบไว้ และวงจรที่ได้จากการสังเคราะห์จะถูกแปลงให้อยู่ในรูปของเครื่องจักรสถานะจำกัดโดยใช้กราฟสถานะ และเทคนิคของพีชคณิตเชิงกระบวนการ โดยที่ในขั้นตอนการสร้างเครื่องจักรสถานะจำกัดของวงจรที่ได้จากการสังเคราะห์ยังได้คำนึงถึงโมเดลสิ่งแวดล้อมที่ได้จากคุณลักษณะของวงจรเพื่อเป็นตัวควบคุมการเกิดการเปลี่ยนแปลงสัญญาณอินพุตของวงจรที่ได้จากสังเคราะห์ จากนั้นจะทำการทวนสอบด้วยการเปรียบเทียบว่าวงจรที่ได้จากการสังเคราะห์มีพฤติกรรมถูกต้องตรงตามคุณลักษณะของวงจรที่ได้ออกแบบไว้หรือไม่โดยใช้วิธีการค้นหาแบบกว้าง จากผลการทดลองกับวงจรเกณฑ์เปรียบเทียบสมรรถนะแสดงให้เห็นว่าขั้นตอนวิธีการทวนสอบมีประสิทธิภาพ 93.10% สามารถทวนสอบวงจรได้ 27 วงจรจากทั้งหมด 29 วงจร	en
dc.description.abstractalternative	The circuit verification is a process to assure the correctness between the implemented circuit and its specification. This thesis proposes a design and development of verification process for quasi-delay-insensitive (QDI) asynchronous circuits by process algebra. Our approach is the model checking by finite state machine (FSM) in formal verification method. Both of the specification and implementation will be used to create a finite state machine by using state graph and process algbra technique. In the process of creating finite state machine of implemented circuit, we also consider the environment model got from specification to control input signal transition of implemented circuit. Then the behavior of the resulting implementation will be compared to its specification by using the breadth-first search method. Experimensts on the benchmark circuits show that verification process had efficiency 93.10% and can verify 27 circuits from 29 circuits.	en
dc.format.extent	785899 bytes	-
dc.format.mimetype	application/pdf	-
dc.language.iso	th	en
dc.publisher	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.rights	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.subject	วงจรอะซิงโครนัส	en
dc.subject	การออกแบบวงจรอิเล็กทรอนิกส์	en
dc.title	การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ	en
dc.title.alternative	A verification of quasi-delay-insensitive asynchronous circuits by the process algebra	en
dc.type	Thesis	en
dc.degree.name	วิทยาศาสตรมหาบัณฑิต	en
dc.degree.level	ปริญญาโท	en
dc.degree.discipline	วิทยาศาสตร์คอมพิวเตอร์	en
dc.degree.grantor	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.email.advisor	arthit@cp.eng.chula.ac.th	-
Appears in Collections:	Eng - Theses

Files in This Item:

File	Description	Size	Format
vitoon.pdf		897.74 kB	Adobe PDF	View/Open

Show simple item record