Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/28564
| Title: | การออกแบบวงจรเข้ารหัสเออีเอสที่เปลี่ยนโครงแบบได้อย่างพลวัต |
| Other Titles: | Design of dynamically reconfigurable AES encryption circuit |
| Authors: | พีระ ต้นธีรวงศ์ |
| Advisors: | ประภาส จงสถิตย์วัฒนา |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | Prabhas.C@chula.ac.th |
| Subjects: | การเข้ารหัสลับข้อมูล วงจรอิเล็กทรอนิกส์ |
| Issue Date: | 2550 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้เสนอการออกแบบวงจรเข้ารหัสเออีเอสที่เปลี่ยนโครงแบบได้อย่างพลวัตโดยใช้เอฟพีจีเอของ Xilinx รุ่น Spartan-3 การออกแบบดังกล่าวนำทรัพยากรของเอฟพีจีเอกลับมาใช้ใหม่ได้ โดยนำแนวคิดของการเปลี่ยนโครงแบบอย่างพลวัตมาประยุกต์เพื่อลดจำนวนทรัพยากรที่ใช้ในวงจร เนื่องจากทรัพยากรที่ใช้ในวงจรที่เปลี่ยนโครงแบบได้อย่างพลวัตนั้นจะถูกจำกัดโดยขนาดของวงจรส่วนที่ไม่สามารถเปลี่ยนโครงแบบได้และขนาดของวงจรย่อยส่วนที่สามารถเปลี่ยนโครงแบบได้ที่ใหญ่ที่สุด ดังนั้นวงจรที่สามารถเปลี่ยนโครงแบบได้อย่างพลวัตจึงสามารถมีขนาดเล็กกว่าวงจรปกติ ในการสร้างวงจรเข้ารหัสเออีเอสที่เปลี่ยนโครงแบบได้อย่างพลวัตนี้บนเอฟพีจีเอ XC3S200-4FT256 ต้องการทรัพยากรเพียง 349 สไลซ์ ในขณะที่ได้ปริมาณงาน 25 กิโลบิตต่อวินาที และ 16 เมกะบิตต่อวินาทีเมื่อสมมติให้ไม่เสียเวลาการเปลี่ยนโครงแบบ |
| Other Abstract: | This thesis presents a design of a Dynamic Reconfigurable Advanced Encryption Standard (AES) encryption unit based on the Xilinx Spartan-3 FPGA platform. The proposed designs reuse the resource of FPGA by adapting the dynamic reconfiguration concept to reduce the number of resource used in the circuit. Since the resource used in a dynamic reconfigurable circuit is constrained by the size of static module and the largest reconfigurable module, so the dynamic reconfigurable circuit can be smaller than an ordinary circuit. The implementation of the dynamic reconfigurable AES encryption circuit on XC3S200-4FT256 requires only 349 slices, while achieving the throughput of 25 Kbps. If assume that there is no reconfiguration delay, the throughput becomes 16 Mbps. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2550 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมคอมพิวเตอร์ |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/28564 |
| URI: | http://doi.org/10.14457/CU.the.2007.1110 |
| metadata.dc.identifier.DOI: | 10.14457/CU.the.2007.1110 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Peera_Th.pdf | 5.83 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.