Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/5257
| Title: | การออกแบบวงจรคูณเลขอิงดรรชนีแบบอสมวารโดยใช้อัลกอริทึมการคูณแบบเชื่อมตรง |
| Other Titles: | Design of asynchronous floating-point multiplier using on-line multiplication algorithm |
| Authors: | ปิยะ วราบุญทวีสุข |
| Advisors: | อาทิตย์ ทองทักษ์ อรรถสิทธิ์ สุรฤกษ์ |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | arthit@cp.eng.chula.ac.th athasit@cp.eng.chula.ac.th |
| Subjects: | วงจรอะซิงโครนัส อัลกอริทึมการคูณแบบเชื่อมตรง ไมโครโปรเซสเซอร์ |
| Issue Date: | 2546 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | ในระบบเชิงเลขวีแอลเอสไอ ตรรกะเชิงเลขแบบอสมวารเป็นอีกทางเลือกหนึ่งที่เหมาะสม เปรียบเทียบกับตรรกะเชิงเลขแบบสมวาร เพราะตรรกะเชิงเลขแบบอสมวารจะไม่มีปัญหาการแกว่ง ของสัญญาณนาฬิกา และการดำเนินการต่าง ๆจะใช้เวลาในการทำงานเป็นแบบเฉลี่ย ปัจจุบันไดัมีการนำเสนออัลกอริทึม สถาปัตยกรรม และเทคโนโลยีมากมาย เพื่อพัฒนาการสร้างวงจรคูณ ซึ่งวิธีการ คํานวณจะมีผลกระทบต่อประสิทธิผลของการสร้างวงจรเช่นกัน โดยวิธีการคํานวณที่น่าสนใจคือ การคํานวณแบบเชื่อมตรง โดยการคํานวณแบบเชื่อมตรงจะใช้การแทนตัวเลขที่มีเครื่องหมายกับตัว ดําเนินการและผลลัพธ์ของการคํานวณ ซึ่งไหลผ่านหน่วยคํานวณครั้งละหลัก โดยเริ่มต้นจากหลักที่มีนัยสัญมากที่สุดในวิทยานิพนธ์นี้นําเสนอวิธีการใหม่โดยประยุกต์ใช้อัลกอริทึมการคูณแบบเชื่อมตรงมา ออกแบบวงจรคูณอิงดรรชนีแบบอสมวารขนาด 16 บิต ซึ่งอัลกอริทึมการคูณแบบเชื่อมตรงจะผลิตผลลัพธ์เป็นค่าประมาณที่มีค่ามากกว่าหรือเท่ากับผลลัพธ์ที่แน่นอนโดยไม่ต้องใช้อัลกอริทึมการปัดค่าและใช้ภาษาอธิบายฮาร์ดแวร์วีเอชดีแอลในการอธิบายโครงสร้างของวงจรคูณ และนำไปสร้างบนเอฟพีจีเอ จากผลการทดลองสามารถสร้างวงจรคูณแบบอสมวารขนาด 16 บิต มาใช้ได้จริง โดยอัตราปริมาณงานมีค่าเท่ากับ 27.15 เมกกะเฮิร์ธ |
| Other Abstract: | Asynchronous digital logic shows to be a valid alternative to its synchronous counterparts in VLSI digital systems, since it is free of clock skew problems. The asynchronous methodology is used to achieve the average case delay operations. Many algorithms, architectures, and technologies have been proposed to improve the implementation of multiplier. Computation mode also has an influence on the effectiveness of the implementation. One interesting mode is an on-line computation where operands and results flow through arithmetic units in a digit serial number starting with the most significant digit, combining with the signed digit number representation. In this thesis, a novel approach for designing of asynchronous multiplier is proposed particularly in 16-bit floating-point numbers. An on-line algorithm is applied in our approach. The algorithm produces, without rounding algorithm, the estimated result which is equal to or greater than the exact value. VHDL, a hardware description language, is used to structural describe the multiplier implemented by FPGA. The experimental results demonstrate that our 16-bit asynchronous multiplier can be realized with the throughput rate at 27.15 MHz. |
| Description: | วิทยานิพนธ์(วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2546 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมคอมพิวเตอร์ |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/5257 |
| ISBN: | 9741736118 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.