Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/9674
| Title: | การออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบี |
| Other Titles: | Design of an acknowledgement circuit for B-ternary logic combinational circuits |
| Authors: | กวี วัฒนะวิรุณ |
| Advisors: | อาทิตย์ ทองทักษ์ |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | arthit@cp.eng.chula.ac.th |
| Subjects: | วงจรอะซิงโครนัส การออกแบบวงจรอิเล็กทรอนิกส์ |
| Issue Date: | 2544 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้เสนอการออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีที่สามารถป้องกันการเกิดฮาซาร์ดเนื่องจากความหน่วง ภายใต้แบบจำลองความหน่วงแบบไม่ไวต่อความหน่วงชนิดเสมือน และแบบจำลองการทำงานสิ่งแวดล้อมแบบภาวะแวดล้อมรับเข้าส่งออก ด้วยการนำเสนออุปกรณ์หลัก 2 ชนิด ที่ออกแบบในระดับทรานซิสเตอร์ คืออุปกรณ์ตรวจสอบขั้นการทำงานและอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตร โดยที่อุปกรณ์ตรวจสอบขั้นการทำงานเป็นวงจรที่ใช้ในการตรวจสอบขั้นการทำงานของสายสัญญาณในวงจรเชิงผสม และอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตรเป็นวงจรที่ใช้ในการป้องกันการเปลี่ยนแปลงสัญญาณเอาต์พุตก่อนการสิ้นสุดการเปลี่ยนแปลงสัญญาณภายในของวงจรเชิงผสม งานวิจัยนี้ได้ใช้โปรแกรมสไปซ์ในการจำลองการทำงานอุปกรณ์ตรวจสอบขั้นตอนการทำงาน และอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตร และได้พัฒนาโปรแกรมสำเร็จภาษาวีเอชดีแอลเพื่อใช้ในการจำลองการทำงานของวงจรตรรกะไตรภาคชนิดบีในระดับเกต ผลการทดลองแสดงให้เห็นว่าการออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีที่นำเสนอสามารถป้องกันการเกิดฮาซาร์ดเนื่องจากความหน่วงบนวงจรได้ โดยที่วงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีมีค่าใช้จ่ายน้อยกว่าวงจรตอบรับสำหรับวงจรเชิงผสมประเภทรางคู่และความหน่วงของวงจรตอบรับสำหรับวงจรตรรกะไตรภาคชนิดบีมีค่าเท่ากับความหน่วงของวงจรตอบรับสำหรับวงจรรางคู่ |
| Other Abstract: | This thesis presents a design of an acknowledgement circuit for B-ternary logic combinational circuits for preventing delay hazard under Quasi-Delay-Insensitive model and input-output mode operation. This method presents 2 main elements that were designed on transistor level. The first is a phase detector element, and the second one is an asymmetric ternary c-element. The phase detector element is a circuit that is used for detecting phase of internal wires in combinational circuits. The asymmetric ternary c-element is a circuit that is used for preventing the output signal from changing before internal signals of the combinational circuit. This research uses SPICE for simulating the phase detector and asymmetric ternary c-element, and develops a VHDL package tool for simulating B-ternary logic circuits on the gate level. From the experimental results, it has been shown that the design of the acknowledgement circuit for B-ternary logic circuits can prevent delay hazard. The hardware cost of the acknowledgement circuit for B-ternary logic circuits is less than that of the acknowledgement circuit for dual-rail circuits. The delay time of the acknowledgement circuit for B-ternary logic circuits is equal to that of the acknowledgement circuit for dual-rail circuits. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมคอมพิวเตอร์ |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/9674 |
| ISBN: | 9740306284 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.