Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/1358
| Title: | การออกแบบตัวแปลงแอนะลอกเป็นดิจิทัลแบบไปป์ไลน์ขนาด 10 บิต ความเร็วสูง กำลังงานต่ำแรงดันต่ำ |
| Other Titles: | A design of a 10-bit high-speed low-power low-voltage pipelined analog-to-digital converter |
| Authors: | อาทิตย์ ธรรมตระการ |
| Advisors: | นัยวุฒิ วงษ์โคเมท |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | Naiyavudhi.W@chula.ac.th |
| Subjects: | ออพแอมป์ การแปลงสัญญาณอนาลอกเป็นดิจิตอล วงจรอิเล็กทรอนิกส์ |
| Issue Date: | 2545 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้นำเสนอการออกแบบตัวแปลงแอนะลอกเป็นดิจิทัลแบบไปป์ไลน์ขนาด 10 บิตที่มีอัตราของการแปลงค่า 40 MS/s ทำงานที่แรงดันแหล่งจ่าย 2.5 โวลต์ โดยใช้เทคนิคการชักตัวอย่าง สองเท่า สถาปัตยกรรมของตัวแปลงแอนะลอกเป็นดิจิทัลเป็นแบบไปป์ไลน์ที่มีการแยกชัด 1.5 บิตต่อขั้นตอนร่วมกับเทคนิคการแก้ไขความผิดพลาดแบบดิจิทัล ออปแอมป์ที่ใช้เป็นแบบสองขั้นตอน โดย ขั้นตอนที่หนึ่งเป็นวงจรแคสโคดแบบพับร่วมกับการใช้โหลดไวงานที่ทำให้แรงดันโหมดร่วมเสถียร และเทคนิคการวางขั้ววงรอบปิด ตัวแปลงแอนะลอกเป็นดิจิทัลย่อยประกอบขึ้นจากตัวเปรียบเทียบแบบพลวัต และเกตดิจิทัล สวิตช์ชนิดมอสถูกขับด้วยวงจรบูตสแตรปเพื่อลดความต้านทานของสวิตช์ และทำให้แรงดันตกคร่อมขั้วของทรานซิสเตอร์มีขนาดคงที่และไม่ใหญ่จนเกินไป การออกแบบใช้เทคโนโลยีซีมอส 0.5 ไมครอน การจำลองการทำงานของวงจรรวมทดสอบที่เงื่อนไขการผลิตแบบปรกติ แบบช้า และแบบเร็ว โดยรวมผลกระทบของการไม่เข้าคู่ขนาด 3sigma ของตัวเก็บประจุ และออฟเซตของตัวเปรียบเทียบ ขนาดความจุของตัวเก็บประจุเปลี่ยนจากค่าที่ออกแบบไป +-10% และความผันผวนของอุณหภูมิตั้งแต่ 0-70 องศาเซลเซียส ผลการจำลองการทำงานพบว่าความไม่เป็นเชิงเส้นแบบผลต่างน้อยกว่า 0.5 LSB อัตราส่วนสัญญาณต่อสัญญาณรบกวนและความเพี้ยนเมื่อสัญญาณขาเข้าเป็นสัญญาณรูปไซน์ความถี่ 100 kHz และ 15.1 MHz เป็น 59.3 dB และ 55.1 dB ตามลำดับ การกินกำลังงานรวมคิดเป็น 34.8 mW |
| Other Abstract: | This thesis presents a 10-bit pipeline ADC using double sampling technique to achieve a conversion rate of 40 MS/s at 2.5-V supply. The ADC architecture is 1.5 bit/stage pipeline with digital error correction. The opamps in the ADC are folded-cascode two-stage. The first stage features techniques such as common-mode stabilized active load which is cross-coupled cascode connection, and close-loop pole placement. The sub-ADCs are constructed by dynamic comparators and digital logic gates. MOS switches are driven by bootstrapping circuits that do not subject the devices to large terminal voltages. The design is based on a 0.5-mu m CMOS technology. Simulation results have been checked for all process corners including the effect of 3sigma capacitor mismatches, comparator offset, +-10% variation in poly-poly capacitor and temperature variation from 0 ํC to 70 ํC. The results show that the converter has DNL less than 0.5 LSB and achieves 59.3 dB SNDR for 100 kHz and 55.1 dB for 15.1 MHz sinusoidal inputs. Powerconsumption is estimated at 34.8 mW. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2545 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมไฟฟ้า |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/1358 |
| ISBN: | 9741711514 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.