Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/1433
| Title: | การออกแบบหน่วยประมวลผลสัญญาณดิจิทัลขนาด 16 บิตที่ประกอบด้วยตัวกรองเอฟไออาร์ที่ปรับความยาวได้ |
| Other Titles: | A design of a 16-bit digital processor with a variable length FIR filter |
| Authors: | รวิวร มะหะสิทธิ์, 2522- |
| Advisors: | วันเฉลิม โปรา |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Subjects: | การประมวลสัญญาณดิจิตอล |
| Issue Date: | 2546 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้นำเสนอการออกแบบหน่วยประมวลผลสัญญาณดิจิทัลแบบทศนิยมคงที่ 16 บิต ที่มีตัวกรองเอฟไออาร์ภายใน และอุปกรณ์บริวารอื่นๆ เช่น ตัวตั้งเวลา วงจรเชื่อมต่ออุปกรณ์มาตรฐาน I2S ดีเอ็มเอ และพอร์ตอินพุต-เอาต์พุต โครงสร้างของหน่วยประมวลผลสัญญาณดิจิทัลมีโครงสร้างแบบไปป์ไลน์ 5 ขั้นตอน และมีลักษณะของชุดคำสั่งแบบริสค์ ตัวกรองเอฟไออาร์ที่ออกแบบสามารถทำงานได้สองลักษณะ โดยสามารถทำงานขนานอย่างอิสระจากการทำงานของหน่วยประมวลผล หรือทำงานเป็นหน่วยคูณและสะสมที่เรียกใช้โดยตรงได้จากหน่วยประมวลผลกลาง เมื่อหน่วยประมวลผล กลางทำงานร่วมกับตัวกรองจะสามารถคำนวณตัวกรองเอฟไออาร์แบบปรับตัวแบบกำลังสองน้อยที่สุดได้ภายใน 1.5N+26 วงรอบคำสั่ง เมื่อ N เป็นความยาวของตัวกรอง หน่วยประมวลผลที่ออกแบบถูกนำมาจำลองการทำงานและสร้างตัวต้นแบบบนเอฟพีจีเอ แล้วจึงนำมาสร้างลายวงจรรวมบนเทคโนโลยีซีมอส 0.35 ไมครอน ผลการทดสอบคุณสมบัติของลายวงจรรวมก่อนนำไปเจือสาร ลายวงจรรวมใช้พื้นที่ประมาณ 5.23 ตารางมิลลิเมตร สามารถทำงานได้ที่ความถี่สูงสุด 120 MHz และกินกำลังไฟประมาณ 5.7 mW/MHz ที่แรงดันไฟเลี้ยง 3.3 โวลต์ |
| Other Abstract: | This thesis presents a design which consists of a 16-b fixed point digital signal processor with a built-in FIR filter and some peripheral devices such as timer, I[superscript 2]S interfacing circuit, DMA and I/O ports. The 5-stages pipelined architecture together with RISC based instruction set are employed. The filter can either operate in parallel with the processor or can be configured as a multiply and accumulate unit controlled by the processor. With the LMS adaptive FIR benchmark, the processor can finish the computation in 1.5N+26 cycles. All parts were simulated and implemented on FPGA. The chip is laid out using a 0.35-mm CMOS technology. The approximated chip area is about 5.23 mm[superscript 2] and its operation frequency is up to 120 MHz. The power consumption is estimated to be 5.7 mW/MHz at 3.3 V. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2546 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมไฟฟ้า |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/1433 |
| ISBN: | 9741736215 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Ravivon.pdf | 2.35 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.