Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/56911
| Title: | การออกแบบวงจรคูณชนิดซีมอสกำลังสูญเสียต่ำโดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่ |
| Other Titles: | Low-power cmos multiplier design based on dual supply voltage technique |
| Authors: | ภัชราภรณ์ ชูนาค |
| Advisors: | เอกชัย ลีลารัศมี บุญช่วย ทรัพย์มนชัย |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | Ekachai.L@Chula.ac.th ไม่มีข้อมูล |
| Subjects: | ทรานซิสเตอร์ การวิเคราะห์สายทางวิกฤติ การออกแบบวงจรอิเล็กทรอนิกส์ Transistors Critical path analysis Electronic circuit design |
| Issue Date: | 2549 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้นำเสนอการออกแบบวงจรคูณกำลังสูญเสียต่ำที่มีโครงสร้างวงจรคูณแบบโครงสร้างต้นไม้โดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่ เทคนิคแรงดันแหล่งจ่ายไฟคู่ เป็นการแบ่งแรงดันออกเป็นแรงดันต่ำ 2.5 V และแรงดันสูง 3.3 V ในการออกแบบวงจรประกอบด้วยวงจรบวกสองแบบ คือ วงจรบวกที่ทำหน้าที่แรงดันสูงและวงจรบวกที่ทำหน้าที่แรงดันต่ำ โดยให้วงจรบวกที่ทำงานที่แรงดันสูงทำงานในวิถีวิกฤตของวงจร ส่วนวงจรบวกที่ทำงานที่แรงดันต่ำให้ทำงานในวิถีอื่นๆ ซึ่งขั้นตอนวิธีที่ได้จะเป็นการแบ่งสวนและเลือกชนิดของวงจรบวกที่จะนำมาใช้ในการออกแบบวงจรคูณ เทคนิคนี้ทำให้ลดกำลังสูญเสียของวงจร โดยไม่ทำให้ค่าความหน่วงของวงจรลดลง การออกแบบลายวงจรคูณแบบโครงสร้างต้นไม้ขนาน 16X16บิต ใช้เทคโนโลยีซีมอส 0.205 ไมโครเมตร มีพื้นที่ของวงจรประมาณ 0.1619 ตารางมิลลิเมตร ผลการจำลองการทำงานของลายวงจรสามารถลดกำลังลงได้ 42.56% เมื่อเทียบกับวงจรคูณขนาด 16X16บิต ที่ทำงานที่แรงดันสูง 3.3 V เพียงอย่างเดียว ซึ่งผลจากการจำลองลายวงจรที่ได้เป็นการยืนยันได้ว่าการออกแบบวงจรคูณโดยใช้เทคนิคนี้สามารถลดกำลังของวงจรโดยไม่ทำให้ค่าความหน่วงของวงจรลดลง |
| Other Abstract: | This thesis proposes a low-power tree multiplier design approach based on dual supply voltage technique. Our design consists of two types of full adder units, one with a higher voltage supply at 3.3 V and the other at 2.5 V. The 3.3 V full-adder units are used exclusively in the critical path of the multiplier to guarantee its best overall performance while the 2.5 V units are used in the region where the timing is not critical to reduce the power consumption. The algorithm to partition and select which type of full adder units to be used is described. The tree multiplier, designed with a 0.25 um CMOS technology using our approach has achieved the circuit are of 0.1619 mm[superscript 2]. Wile reduce power consumption of tree multiplier up to 42.56% in 16X16 bit multiplier without. deteriorating its delay performance. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2549 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมไฟฟ้า |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/56911 |
| URI: | http://doi.org/10.14457/CU.the.2006.2011 |
| metadata.dc.identifier.DOI: | 10.14457/CU.the.2006.2011 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| patcharaporn_ch_front.pdf | 1.2 MB | Adobe PDF | View/Open | |
| patcharaporn_ch_ch1.pdf | 420.6 kB | Adobe PDF | View/Open | |
| patcharaporn_ch_ch2.pdf | 1.14 MB | Adobe PDF | View/Open | |
| patcharaporn_ch_ch3.pdf | 2.75 MB | Adobe PDF | View/Open | |
| patcharaporn_ch_ch4.pdf | 2.86 MB | Adobe PDF | View/Open | |
| patcharaporn_ch_ch5.pdf | 332.25 kB | Adobe PDF | View/Open | |
| patcharaporn_ch_back.pdf | 7.58 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.